PLD / PAL / PLA-Bausteine (Programmable Array Logic / Programmable Logic Devices/Array) sind anwendungsspezifische Bauelemente, deren Logik-Funktionen über spezielle Entwurfsprozesse definiert werden können. Sie werden von diversen Herstellern mit unterschiedlichen internen Strukturen hinsichtlich der Verfügbarkeit von Logik-Gattern und Flipflops in Gehäusen von 20 Pins bis über 200 Pins angeboten ---> CAE-Software, Halbleiter, -hersteller, Dienstleister, MACH-Familien.
Komplexe PLD-Funktionen werden im Schaltplan-Editor und/oder in Spezial-Editoren für HDLs, States Diagrams, Truth Tables und Flow Charts z.B. entworfen, mit "VHDL"- oder "Verilog"- Simulatoren getestet, in speziellen Tools automatisch oder manuell einem realen Baustein-Typ zugeordnet und in einer weiteren Simulation (Post-Simulation) auf zeitliches Verhalten untersucht. Dabei sollte der Entwickler zur Einschätzung der Realisierbarkeit möglichst gründliche Kenntnisse der internen Bausteinstrukturen haben.
Die Programmierung der PL-Devices zur Hardwarerealisierung des Entwurfes wird im PROM- Programmiergeraet des ZEE oder "on Board" durchgeführt.
Beim Einsatz der PLD- Designtools ist anläßlich des Erstentwurfs eine Einweisung im ZEE zu empfehlen.: Termin
Unten aufgeführtes 'Beispiel 1 in VHDL', mit dem dem Block 'PALS' zur Verhaltensbeschreibung, demonstriert in Verbindung mit den Kurz-Einweisungen D1, E1 und F1 die Nutzung der Design- Tools des ZEE über Campus- Netz.
Beispiel 1 in VHDL mit Kurz-Einweisungen:
Beispiel 2 in Verilog_mit Kurz-Einweisungen:
Allgemeine Struktur des TOP-Designs-Levels:
